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三星采用3D堆叠技术的固态硬盘850 EVO曝光
3D堆叠的TLC闪存有木有，三星850 EVO终于来了。其实三星早在7月初就宣布了新一代高端固态硬盘850 EVO，会采用3D立体堆叠的V-NAND TLC闪存颗粒，但却一直没有正式发布，相关资料也是从未公开。三星850 EVO固态硬盘规格
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IBM演示3D堆叠内部水冷芯片
【导读】IBM演示3D堆叠内部水冷芯片 IBM实验室和柏林弗劳恩霍夫研究院（Fraunhofer Institute）合作，日前向外界展示了一款采用3D堆叠技术，并在芯片内部实现直接水冷散热的原型芯片。该芯片使用3D堆叠技术
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摩尔定律的救赎：3D堆叠技术
【导读】随着集成电路产业的发展，硅芯片的很多层已经逼近原子级别。芯片技术未来的发展可能终将面对无法逾越的障碍。业界进行了很多改变，铝取代了铜;CMP技术被引入;高K铪氧化物取代硅氧化物作为晶体管(门)的基础;移
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TSMC 和 Cadence 合作开发3D-IC参考流程以实现真正的3D堆叠
【导读】【中国，2013年9月25日】——全球电子设计创新领先企业Cadence设计系统公司(NASDAQ：CDNS)今天宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。 全球电子设计创新领先企业
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TSMC 和 Cadence 合作开发3D-IC以实现3D堆叠
【中国，2013年9月25日】——全球电子设计创新领先企业Cadence设计系统公司（NASDAQ：CDNS）今天宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠
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TSMC和Cadence合作开发3D-IC参考流程以实现真正的3D堆叠
近日消息，Cadence设计系统公司宣布，与台积电合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电的
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真正3D堆叠 台积电与Cadence合作开发出3D-IC参考流程
Cadence设计系统公司近日宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它将台积电
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TSMC和Cadence 合作开发3D-IC参考流程以实现3D堆叠
21ic讯 Cadence设计系统公司日前宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了验证 ，可实现多块模的整合。它
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TSMC和Cadence合作开发3D-IC参考流程以实现真正的3D堆叠
新参考流程增强了CoWoSTM (chip-on-wafer-on-substrate)芯片设计 使用带3D堆叠的逻辑搭载存储器进行过流程验证全球电子设计创新领先企业Cadence设计系统公司(NASDAQ：CDNS)今天宣布，台积电与Cadence合作开发出了3D
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TSMC和Cadence合作开发3D-IC参考流程以实现3D堆叠
全球电子设计创新领先企业Cadence设计系统公司(NASDAQ：CDNS)日前宣布，台积电与Cadence合作开发出了3D-IC参考流程，该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠，在逻辑搭载存储器设计上进行了
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导入TSV制程技术 模拟芯片迈向3D堆叠架构
类比积体电路设计也将进入三维晶片(3D IC)时代。在数位晶片开发商成功量产3D IC方案后，类比晶片公司也积极建置类比3D IC生产线，期透过矽穿孔(TSV)与立体堆叠技术，在单一封装内整合采用不同制程生产的异质类比元件
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导入TSV制程技术 模拟芯片迈向3D堆叠架构
类比积体电路设计也将进入三维晶片(3D IC)时代。在数位晶片开发商成功量产3D IC方案后，类比晶片公司也积极建置类比3D IC生产线，期透过矽穿孔(TSV)与立体堆叠技术，在单一封装内整合采用不同制程生产的异质类比元件
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FPGA制霸市场决胜关键：28纳米3D堆叠及SoC系统化
FPGA 市场对于28纳米的争霸，已经从几年前的蓝图布局到产品试制再到目前已正式量产，同时这也宣告FPGA真正走入了28纳米制程的新阶段。包括 Altera、Xilinx、Lattice在内的主要FPGA厂商纷纷端出28纳米FPGA大餐，意图喂饱市场那张饥渴的大嘴。说的夸张点，似乎28纳米与FPGA划上等号。只要拥有28纳米产品，就象征了该厂家所拥有足够的技术实力与研发创新。而端不出这道菜，似乎在市场竞争中就少了能抓住客户胃口以及与对手抗衡的利器。
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FPGA从配角变主角 28纳米3D堆叠让FPGA如虎添翼
FPGA走入28纳米制程之后，不仅功能与整合度能超越传统FPGA，最重要的是，产品性价比也进一步逼近ASSP与ASIC。这意义在于，过去FPGA在系统中的定位，主要是协助ASIC、ASSP等核心处理器来处理数据、提供I/O扩充等功能，其定位是『配角』;但走入28纳米制程之后，FPGA可突破以往功耗过高的问题，成为高性能、低功耗以及小尺寸的代名词。
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整合度再往上翻 MCU导入3D堆叠制程
微控制器(MCU)整合度将再上一层楼。为满足智慧电表对于高整合度微控制器的需求，微控制器业者已计划导入3D堆叠制程技术，进一步缩小晶片尺寸、降低功耗，同时解决散热问题。 德州仪器亚洲区市场开发经理陈俊宏表
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3D芯片堆叠技术现状
尽管最近几年以TSV穿硅互联为代表的3D芯片技术在各媒体上的出镜率极高，但许多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢，目前很大程度上仍停留在“纸上谈兵”的阶段
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3D芯片堆叠技术现状
尽管最近几年以TSV穿硅互联为代表的3D芯片技术在各媒体上的出镜率极高，但许多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢，目前很大程度上仍停留在“纸上谈兵”的阶段
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IMEC验证热模型可用于商用3D堆叠芯片设计
IMEC的研究人员表示，他们已证实其3D设计工具中有适当的热模型，可用于下一代3D堆叠芯片的设计。其3D堆叠看来很接近未来的商用化芯片了。它在顶端以硅穿孔(TSV)和微凸块(micro-bumps)技术整合了IMEC专有逻辑CMOS IC与
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3D芯片工程师 你与设计流程俱进吗？
Imec和Atrenta联手为3D堆叠芯片开发先进的规划和分割设计流程，在芯片设计过程的早期就实现精准的分块和原型设计。这一早期的动作不仅有助于实现低成本的3D系统，还能通过减少设计迭代的数量缩短面市时间。从多个方面
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浅谈3D芯片堆叠技术现状
尽管最近几年以TSV穿硅互联为代表的3D芯片技术在各媒体上的出镜率极高，但许多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢，目前很大程度上仍停留在“纸上谈兵”的阶段
