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CORDIC IP教程：创建一个NCO的正弦余弦生成
学习如何在Vivado中使用CORDIC IP实现数控振荡器(NCO) !
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VIVADO IDDR与ODDR原语的使用详解（含代码）
在现代FPGA设计中，数据传输速度日益提升，特别是在千兆网、高速串行接口和DDR内存接口等应用中，数据传输速率的要求尤为严格。为了应对这一挑战，Xilinx FPGA引入了IDDR（Input Double Data Rate）和ODDR（Output Double Data Rate）原语，以支持双倍数据速率（DDR）的传输。本文将详细介绍VIVADO中IDDR与ODDR原语的使用，并附上相关代码示例。
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Vivado之实现（布局布线）流程浅析
在现代集成电路设计中，FPGA（现场可编程门阵列）作为一种高性能、灵活可编程的硬件平台，已经广泛应用于各种嵌入式系统、数据处理和信号处理等领域。Xilinx公司开发的Vivado设计套件，作为一款功能强大的FPGA开发工具，提供了从设计到实现的完整流程支持。本文将深入探讨Vivado在实现阶段中的布局布线流程，揭示其背后的原理和技术细节。
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如何在Vivado中使用FFT IP核
在现代数字信号处理（DSP）领域，快速傅里叶变换（FFT）作为一种高效的算法，广泛应用于通信、音频处理、图像处理等领域。FFT能够将时域信号转换为频域信号，或将频域信号转换为时域信号，这对于信号的特征提取和分析至关重要。在Vivado环境中，Xilinx提供的FFT IP核为实现这一功能提供了强大的支持。本文将详细介绍在Vivado中如何使用FFT IP核。
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MicroBlaze最小系统搭建及程序固化
在现代嵌入式系统设计中，Xilinx的Vivado工具链以其强大的功能和灵活性，成为了FPGA（现场可编程门阵列）开发的首选平台。其中，MicroBlaze作为一款基于FPGA的32位软核处理器，以其高性能和低功耗的特点，在嵌入式系统设计中扮演着重要角色。本文将深入探讨如何在Vivado环境中搭建MicroBlaze最小系统，并实现程序的固化。
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Vivado下高效使用Modelsim进行FPGA仿真的全面指南
在现代FPGA开发流程中，仿真验证是确保设计正确性和稳定性的关键环节。Vivado作为Xilinx推出的集成开发环境，提供了强大的设计工具和仿真功能。然而，在实际应用中，很多工程师更倾向于使用第三方仿真工具如Modelsim来进行更深入的仿真分析。本文将详细介绍如何在Vivado下高效使用Modelsim进行FPGA仿真，包括环境配置、仿真库设置、仿真设置及代码示例，帮助工程师快速掌握这一技能。
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Vivado中文注释乱码问题的深度解析与解决方案
在FPGA设计与开发过程中，Vivado作为一款功能强大的EDA（电子设计自动化）工具，被广泛应用于数字电路的设计与仿真。然而，许多工程师在使用Vivado时，常常会遇到中文注释乱码的问题，这不仅影响了代码的可读性，也给项目的维护与调试带来了不便。本文将深入解析Vivado中文注释乱码的原因，并提供多种有效的解决方案，帮助工程师们更好地应对这一问题。
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Vivado BD模式下导入RTL：实现聚合自定义AXI接口的探索
在FPGA设计中，Vivado作为Xilinx推出的集成开发环境，提供了强大的Block Design（BD）模式，使得设计者能够以图形化的方式构建复杂的系统。AXI（Advanced eXtensible Interface）作为Xilinx FPGA中常用的接口协议，在Vivado BD模式下尤其重要。然而，当设计者需要将自定义的RTL（寄存器传输级）代码导入BD模式，并希望实现AXI接口的聚合时，这一过程可能会变得复杂。本文将深入探讨如何在Vivado BD模式下导入RTL代码，并实现自定义AXI接口的聚合。
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Vivado使用入门：仿真篇
在FPGA（现场可编程门阵列）设计流程中，仿真是一个至关重要的环节。它不仅能够帮助工程师在设计实现之前验证逻辑功能的正确性，还能在开发过程中及时发现并修正潜在的问题。Vivado作为Xilinx公司推出的集成开发环境（IDE），提供了强大的仿真功能，支持多种仿真工具和硬件描述语言（HDL）。本文将详细介绍Vivado中的仿真功能及其使用方法。
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Vivado使用入门：综合与布线
在FPGA（现场可编程门阵列）设计的复杂流程中，综合与布线是两个至关重要的步骤，它们直接决定了设计从高层次抽象描述到实际硬件实现的转化效果。Vivado作为Xilinx公司推出的集成开发环境（IDE），提供了强大的综合与布线工具，帮助工程师们高效地完成这一过程。本文将详细介绍Vivado中的综合与布线操作。
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Vivado使用入门：Bit文件的生成与下载
在FPGA（现场可编程门阵列）开发过程中，Vivado作为Xilinx公司推出的强大设计套件，为工程师们提供了从设计输入、综合、实现到配置下载的一站式解决方案。其中，Bit文件的生成与下载是FPGA设计流程中的关键环节，直接关系到设计的最终实现与验证。本文将详细介绍Vivado中Bit文件的生成与下载过程。
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一分钟速览Vivado Schematic视图使用方法
在FPGA开发过程中，Vivado设计套件提供的Schematic视图是一项强大的功能，它允许工程师以图形化的方式查看和分析设计的电路连接关系。无论是初学者还是资深工程师，掌握Schematic视图的使用方法都能极大地提升设计效率和调试能力。以下是一分钟速览Vivado Schematic视图使用方法的简要介绍。
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Vivado生成的Bit文件过大问题解决方案
在FPGA开发过程中，使用Vivado设计套件进行项目编译时，有时会遇到生成的Bit文件（即比特流文件，用于配置FPGA硬件）体积过大的问题。这不仅会占用大量的存储空间，还可能影响固件下载的速度和效率。本文将深入探讨Vivado生成的Bit文件过大的原因，并提出相应的解决方案。
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Vivado使用小技巧：优化FPGA设计与开发效率
在FPGA（现场可编程门阵列）设计与开发过程中，Xilinx的Vivado工具凭借其强大的功能和用户友好的界面，受到了广大工程师的青睐。然而，仅仅掌握Vivado的基本操作是远远不够的，掌握一些使用小技巧可以极大地提高设计效率，减少错误率。本文将分享一些Vivado的使用小技巧，帮助读者更好地利用Vivado进行FPGA设计与开发。
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Vivado DDS IP核仿真
直接数字合成器(DDS)或数控振荡器(NCO)是许多数字通信系统中的重要部件。正交合成器用于构造数字下变频器和上变频器、解调器，并实现各种类型的调制方案，包括PSK(相移键控)、FSK(频移键控(frequency shift keying))和MSK(minimum shift keyed)。数字生成复数或实数正弦曲线采用查找表方案。
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Vivado 2021ML版和Modelsim的安装，联合仿真及库编译
新版软件即使可能存在一些BUG，但对于喜欢折腾的人来说是难以抵抗的，Vivado2021.1的ML版已体验多天，目前没发现啥BUG，倒是编译时间的确减少了。Vivado2021.1ML版安装下面是安装步骤，需要该版本的下载链接请给“软硬件技术开发”微信公众号发送“Vivado20...
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vivado | 如何生成BRAM初始值的coe文件？
Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？
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Xilinx SDK 2017.2 下载及安装方法
Xilinx SDK 2017.2 下载及安装方法（仅限于学习交流，商用请购买正版授权）3162412793@qq.com技术交流QQ群：691976956 第一步：下载 Linux 系统下的下载安装
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使用“独立的”.dcp文件代替.xci文件
早在2017年1月初，我们宣布Xilinx IP目录中的所有IP使用xci和xcix格式的文件，这已经不是什么新鲜事了，其实我们之前一直在说这是我们多年来的主要建议，这其中包括很多重要的原因，xci文件是一个xml格式的文件，它能够搜集ip所有的配置信息，更重要的是包括Vivado指向的ip所生成的大量文件，比如上下文综合、约束和模拟文件等。根据xci文件Vivado可以确定IP是否已经“完全生成”或者缺少哪些文件。
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使用VIVADO对7系列FPGA有哪些高效设计心得？
随着xilinx公司进入20nm工艺，以堆叠的方式在可编程领域一路高歌猛进，与其配套的EDA工具——新一代高端FPGA设计软件VIVADO也备受关注和饱受争议。我从2012年开始
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瞎折腾
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海中水
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