提出了一种基于CPLD的雷达仿真信号的实现方案,它能为机载雷达测试系统提供所需的多种典型的重频脉冲及制导信号。
直接数字频率合成器(DDS)技术,具有频率切换速度快,很容易提高频率分辨率、对硬件要求低、可编程全数字化便于单片集成、有利于降低成本、提高可靠性并便于生产等优点。
本文设计的音频控制器可为DSP内核提供数字音频接口。全文在介绍音频控制器结构的同时,着重强调其与内核之间数据的协调传输,并给出基于FPGA实现SoC内核仿真环境对音频控制器进行功能测试的方法。
在通信网络系统中,流量管理的核心是缓存管理、队列管理和调度程序。本文结合使用FPGA及IP Core阐述缓存管理的结构、工作原理及设计方法。
RF Engines公司的ChannelCore64使设计者能够用一个可对FPGA编程的IP核来替代多达16个DDC(直接下变频器)ASIC,可显著减少PCB面积,降低功耗而且增加灵活性。
本文利用VHDL语言在CPLD上实现了串行通信,完全可以脱离单片机使用,克服了单片机的许多缺点。
本文介绍一种用Altera公司的可编程逻辑器件EPM7032,在MAX+PlusⅡ开发环境下采用VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。
本文介绍了一种基于FPGA的线阵CCD数据采集系统的实现方法。
本文主要介绍了逻辑设计中值得注意的重要时序问题,以及如何克服这些问题。最后介绍了利用Astro工具进行时序分析的方法。
文中介绍了一种基于MATLAB的RTDX实现方法,可为DSP编程人员发现程序错误和监测系统运行状况提供实时、直观的表示形式,并在以C6201型DSP为主处理器的目标板上得到应用。
本文详细介绍了利用VHDL硬件描述语言结合FPGA设计一种数控延时器的方法,讨论了延时范围,分析了延时误差,该延时器的设计旨在和DSP相结合实现对延时信号的处理。
本文利用FPGA完成了8路同步话音及16路异步数据的复接与分接过程,并且实现了复接前的帧同步捕获和利用DDS对时钟源进行分频得到所需时钟的过程。
本文系统地介绍了一种由数字信号处理器TMS320C6416、可编程逻辑器件Spartan3E构成的高速数据采集系统。
本方案采用FPGA和集成器件来实现IJF编码和IJF-OQPSK调制具有高度集成化、配置灵活、性能稳定、易于实现的特点,由于IJF编码有很多性能更好的变形,只需在此基础修改ROM中的波形系数即可进一步实现多种IJF编码方案。
文中详细阐述其与众不同的集成开发环境、混合信号阵列的系统级集成方式、动态可重新配置功能,并以CY8C24223芯片在感烟火灾探测器中的应用为倒,说明上述功能的优异性。