讲座

高速PCB设计仿真讲座二十九

第五章 设置约束及赋予PCB 按照前面的仿真过程，可以确定传输线的线长和拓扑形式，下面要把这些结果设置到相应的网络中，作为布线器的约束条件。对 Reflection有要求的信号通常添加长度约束、最大过孔数量约束和最大

高速PCB设计仿真讲座十三

2.2.5 使用SI Audit 进行核查 在Database Setup Advisor－SI Models窗口中点击 “Next” 按钮， 将进入Database Setup Advisor－SI Audit窗口，点击该窗口的中央的“SI Audit”按钮， Net Audit 窗口就会弹出，该窗口

高速PCB设计仿真讲座十八

3.2 改变 SigXplorer 中的电路参数 现在我们已经进入到 SigXplorer，它的界面如图 3－7 所示，在 SigXplorer中我们开始进行拓朴结构的仿真。图 3-7 SigXplorer 630界面在界面的下方，有表格选项，包括 Parameters、

高速PCB设计仿真讲座五

1.3 高速 PCB 仿真设计基本流程 1.3.1 PCB仿真设计的一般流程：图 2 PCB 仿真设计的一般流程原理图设计阶段： 编制元件表、建立连线网表、建立元器件封装库、确定电路逻辑符号与物理器件的映射（指定元器件封装） PC

高速PCB设计仿真讲座十二

3.2.4.2 手工给器件赋模型 如果需要手工调用模型，请按下面的步骤进行： 由于Cadence软件不能直接使用IBIS模型，所以IBIS模型必须转换成Cadence可识别的DML文件才可以，转换的菜单在上图3-11最下端的Translate＝》ib

高速PCB设计仿真讲座三十六

7.2.3 仿真通过 Design Link连接的网络 一、 在 PCB SI中进行反射仿真，生成 Report: 1、 选择 Analyze－SI/EMI Sim－Initialize 菜单 2、 在Signal Analysis Initialization 窗口的System Configuration Setup部分的

高速PCB设计仿真讲座二十七

4.3 源同步接口仿真过程 源同步技术是指数据和时钟/锁存并行传输。由于源同步接口信号工作在“相对”的时钟系统下，这样对全局系统时钟的skew要求就可降低，在时序方程中就不需要flight time（飞行时间）这一变量，传

高速PCB设计仿真讲座二十四

上面的两章主要是针对信号完整性来进行的仿真，时序的仿真过程与上述的是一致的，但时序还涉及到很多概念与数据计算，在这一章中主要讲述时序仿真的一些概念。 4.1 时序(TIMING)的一些参数 Cadence所完成的时序仿真实

高速PCB设计仿真讲座十一

3.2.4.1 用公司仿真库给器件赋模型 我们公司有统一的仿真库，所以要求用统一的仿真库流程进行模型配置。公司的仿真库由专人进行维护和管理。在使用仿真库时直接调用总库的 NDX 进行浏览或查询，自动给器件赋上模型，

EMI/EMC设计讲座:印刷电路板的映像平面