采样保持电路

检测放大器偏移问题

您是否曾经有过在为您的电路选择最佳运算放大器上花费了大量时间但最后却发现厂商基准输入的失调电压不对的经历?在跨阻抗放大器、模拟滤波器、采样保持电路、积分器、电容

采样保持电路图设计

采样保持电路(采样/保持器)又称为采样保持放大器。当对模拟信号进行A/D转换时，需要一定的转换时间，在这个转换时间内，模拟信号要保持基本不变，这样才能保证转换精度。采样保持电路即为实现这种功能的电路。

峰值电压采样保持电路

峰值电压采样保持电路

峰值电压采样保持电路

峰值电压采样保持电路

多功能高精度的采样保持电路图

　　本文介绍的是一款多功能高精度的采样保持电路图，该电路通过使用 OPA615 高带宽、直流恢复电路，高达 320MHz 带宽，+/-5V 电源电压，+/-3.5V 比较器输出电压摆幅，大

采样保持电路图

一种用于13 bit 40 MS/s流水线ADC中的采样保持电路设计

近年来，随着通信和多媒体市场的快速增长，数字系统无论在处理能力还是处理速度上都取得了飞速的发展，因此对作为模拟信号通向数字信号桥梁的模数转换器(ADC)的性能要求也越来越高 [1]。在各种ADC结构中，流水线ADC在

传统的模拟电压采样保持电路方案

有些应用需要对一组模拟电压的采样进行保持，至少有两种传统方法可以满足这种要求。最常见的办法是将一个经典的模拟累加器与一个采样保持放大器级联。如图1所示。经典的模拟累加器是一个运放加上至少三只精密电阻。这

采样保持电路图组成的阶梯波发生器电路图

用反馈减小漂移的采样保持电路图

快速采样保持电路图

高精度采样保持电路图

低漂移采样保持电路图

CA3080采样保持电路图

15V单电源采样保持电路图

采样保持电路中全差分运算放大器的设计与仿真

摘要：本文设计了一种全差分运算放大器，对运算放大器的AC 特性和瞬态特性进行了仿真分析和验证。该运放采用折叠式共源共栅结构、开关电容共模反馈（SC-CMFB）电路以及低压宽摆幅偏置电路，以实现在高稳定下的高增益

采样保持电路中全差分运算放大器的设计与仿真

摘要：本文设计了一种全差分运算放大器，对运算放大器的AC 特性和瞬态特性进行了仿真分析和验证。该运放采用折叠式共源共栅结构、开关电容共模反馈（SC-CMFB）电路以及低压宽摆幅偏置电路，以实现在高稳定下的高增益

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器，采用0.25μmCMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为20MHz，允许最大采样信号频率为10MHz，在电源电压为2.5V的情况下，采样信号全差分幅度为2V。通过采用全差分flip-around结构，而非传统的电荷传输构架，因而在同等精度下，大大降低了功耗。为了提高信噪比，采用自举开关。Hspice仿真结构显示：在输入信号为5MHz的情况下，无杂散动态范围(SFDR)为92.4dB.该电路将被用于一个14位20MHz流水线模数转换器。

一种用于高速ADC的采样保持电路的设计

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路。该电路采用电容翻转型结构，并设计了一个增益达到100 dB，单位增益带宽为1 GHz的全差分增益自举跨导运算放大器

8 bit 800 Msps高速采样保持电路的设计

为适应目前无线通信领域对高速A／D转换器的要求，采用在Cadence Spectre环境下进行仿真验证的方法，对高速A／D前端采样保持电路进行了研究。提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计，该工艺提供了0．35μm的CMOS和46 GHz fT的SiGe HBT。基于BiCMOS开关射极跟随器(SEF)的SH，旨在比二极管桥SH消耗更少的电流和面积。在SH核心，电源电压3．3 V，功耗44 mW。在相干采样模式下，时钟频率为800 MHz时，其无杂波动态范围(SFDR)为一52．8 dB，总谐波失真(THD)为一50．4 dB，满足8 bit精度要求。结果显示设计的电路可以用于中精度、高速A／D转换器。