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时钟域交叉期间要避免的 10 个设计问题
现代 ASIC 由数百万个门和数十亿个晶体管组成，它们通常可以在具有不同电压和时钟频率的多个域中运行。为了避免数据丢失，设计人员需要确保从一个域发送到另一域的信号不会导致目标域中寄存器的建立时间或保持时间违规。以下是跨时钟域时需要确保或避免的 10 件事。
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实际案例说明用基于FPGA的原型来测试、验证和确认IP——如何做到鱼与熊掌兼得?
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用硅知识产权(IP)内核来开发ASIC原型项目时，必须认真考虑的一些问题。
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FPGA与ASIC：效率差异的深度剖析
在半导体技术的快速发展中，现场可编程门阵列（FPGA）和专用集成电路（ASIC）作为两种重要的硬件平台，各自在不同的应用领域中发挥着关键作用。尽管FPGA以其灵活性和可编程性著称，但在效率方面，它通常低于ASIC。本文将从多个维度深入探讨FPGA与ASIC之间的效率差异，以及这些差异背后的原因。
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Teledyne e2v的双倍容量宇航级8GB DDR4存储芯片，针对高可靠性的空间应用
这款超紧凑的弹性存储芯片提高了SWaP，可用于通信、地球观测、科学和边缘计算卫星等高级任务。
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数字芯片设计验证经验分享系列文章(第四部分)：将ASIC IP核移植到FPGA上——如何测试IP核的功能和考虑纯电路以外的其他因素
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC IP来在FPGA上开发原型验证系统设计时需要考量的因素。
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罗德与施瓦茨为MXO系列示波器配备基于ASIC的区域触发功能，刷新了采集速率记录
MXO 系列示波器可提供目前业界最快的区域触发更新率，每秒高达 600,000 个波形，触发事件之间的盲区时间小于1.45 us。与同类区域触发竞品相比，速度最多可提高10,000倍。由于采用了基于ASIC的新型区域触发技术，MXO系列示波器可以精准隔离那些传统触发技术不具灵活性的事件。
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管理ASIC智能可穿戴医疗设备设计的权衡
定制ASICS使OEM能够更好地平衡功能和需求,但是没有什么东西是完美的。几乎所有的应用程序都是如此,特别是在先进的可穿戴医疗系统中,在这些系统中,功率预算、功能和形式因素都在严格的约束下运行。在本文中,我们研究了在采用ASIC方法时可能面临的一些关键性权衡,以及如何更有效地平衡这些权衡。
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ATFX获中国香港证券及期货事务监察委员会牌照
香港2024年7月30日 /美通社/ -- 作为全球领先的差价合约经纪商，ATFX 宣布已获得中国香港证券及期货事务监察委员会（SFC）颁发的第三类牌照（中央编号：BUM667）。ATFX 在中国香港以AT Global Financial Services (HK) Limit...
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数字芯片设计验证经验分享：将ASIC IP核移植到FPGA上——更新概念并推动改变以完成充满挑战的任务!
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC所用IP来在FPGA上开发原型验证系统设计时需要考量的因素。
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SM4算法CBC模式的高吞吐率ASIC实现
随着信息技术的飞速发展，数据安全性已成为人们关注的焦点。SM4算法作为我国自主研发的分组密码算法，在金融、物联网等关键领域得到了广泛应用。CBC（Cipher Block Chaining）模式作为SM4算法的一种常见工作模式，其安全性与性能尤为重要。本文旨在探讨SM4算法CBC模式的高吞吐率ASIC实现，并简要介绍相关代码。
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IC设计：clock-gating的综合实现
在ASIC设计中，项目会期望设计将代码写成clk-gating风格，以便于DC综合时将寄存器综合成clk-gating结构，其目的是为了降低翻转功耗。因为当控制信号（vld_in)无效时，使用了clk-gating后的寄存器，其CK（clk）端口一直为0，因此不存在翻转，能够有效降低寄存器的翻转功耗和对应的时钟树的翻转功耗。如下所示：下图左侧是DC综合后的clk -gating结构图，使用了ICG模块进行时钟gating，被gating后的时钟连接到寄存器的CK端。右侧是没有被clk-gating的寄存器结构图。
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芯片设计公司 CEO 辞职，公司面临重组！
Graham Curren将辞去欧洲领先的ASIC设计服务公司Sondrel Holdings plc的CEO职务。在领导Sondrel近23年后，Curren将由临时CEO David Mitchard接替。
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ATFX第二季度MT4交易量稳居全球第五
马来西亚吉隆坡2023年9月11日 /美通社/ -- 近期，Finance Magnates发布了2023年第二季度行业报告，ATFX以季度总交易量超过5,310亿美元的不俗表现，强势荣登全球第五。 细化到各项数据增长上，ATFX 2023年第二季度与第一季度相比，交易量增长幅...
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AMD 推出首款 5nm 基于 ASIC 的媒体加速器卡，开启大规模交互式流媒体服务新时代
─ 专用视频处理架构支持 AV1 加速处理，每卡可提供 32路 1080p 转码密度，并支持 AI 优化视频质量 ─
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贸泽电子与Asahi Kasei Microdevices签订全球分销协议
2023年3月2日 – 贸泽电子 (Mouser Electronics) 宣布与Asahi Kasei Microdevices (AKM) 签订全球分销协议。该公司是业界知名的先进传感器和模拟/数字混合信号IC供应商，通过将主要用于磁性传感器的化合物半导体技术与基于硅半导体的ASIC/模拟电路技术相结合，为客户提供高品质的产品。签约后，设计工程师将能够轻松获得Asahi Kasei Microdevices面向移动设备、汽车、工业和消费市场的传感器和音频芯片。
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在可配置与定制化之间巧妙平衡的RFSoC
在“软件定义一切”思想的推动下，ASIC方案越来越强调可配置，虽然可配置资源不如FPGA多，但可配置度提升在日益增长。而从性能及系统应用成本优化考虑，FPGA越来越呈现出专用特质，比如RFSoC系列产品，显然为射频应用专门做了优化，其命名也更像一颗ASIC。当然，RFSoC似乎在可配置与定制化之间巧妙地找到了平衡点。
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安提国际(Aetina)推出由Blaize提供支持的基于ASIC的全新边缘AI系统
加利福尼亚州埃尔多拉多山，2022年12月9日-为AI和IoT提供嵌入式计算硬件和软件的边缘AI解决方案提供商-安提国际(Aetina)推出了一种基于ASIC的全新边缘AI系统。该系统由可编程Blaize®Pathfinder P1600嵌入式系统模块(SoM)提供支持。Aetina AI推理系统-AIE-CP1A-A1是一款小型嵌入式计算机，专为不同的计算机视觉应用而设计，包括物体检测、人体运动检测和自动检测。
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实现测试测量突破性创新，采用ASIC还是FPGA？
在开创未来的过程中，测试测量工程师面临的基础性创新挑战之一，是确定设计中采用专用集成电路（ASIC）还是现场可编程门阵列（FPGA）。
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Arasan推出MIPI CSI IP
Arasan宣布可立即提供MIPI CSI IP，其支持FPGA设计高达54.72Gbps（当所有3个通道运行高达8Gsps时）的C-PHY v2.0速度。 加利福尼亚州圣何塞2022年11月15日 /美通社/ -- A...
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Arasan发布全新版本的MIPI DSI IP
（全球TMT2022年11月11日讯）Arasan发布了一款全新版本的MIPI DSI IP，其符合DSI-2 v1.0规范，支持FPGA设计在8Gbps（用于1通道）运行时高达54.72Gbps的C-PHY v2.0速度。该IP设计用于满足FPGA计时限制，以在不到200Mh...
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