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  • EDA典型单元电路的FIFO图

    FIFO是先进先出堆栈，作为数据缓冲器，通常其数据存放结构完全与RAM一致，只是存取方式有所不同。 【例】 设计一个8×8先进先出堆栈FIFO的VHDL程序，并使用MAX+p1us Ⅱ进行仿真。 仿真结果如图示。 如图 先进先出

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    2018-06-07
    典型 单元 电路

  • EDA独立式键盘输入电路的设计

    如图是独立式键盘电路图。独立式键盘输入电路的VHDL程序设计主要包括键盘去抖电路、输入信息译码电路和输入存储缓冲器等电路的VHDL程序设计，其中重点为输入信息译码电路的设计。如图所示独立式键盘电路接口信息译码

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    2018-06-07
    独立式 键盘输入 电路

  • EDA矩阵式键盘输入电路的设计

    矩阵式键盘是一种常见的输入装置，在日常的生活中，矩阵式键盘在计算机、电话、手机、微波炉等各式电子产品上已经被广泛应用。如图是一个3×4矩阵键盘的面板配置图，其中数字O～9作为数字输入按键，F1、F2作为自定义

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    2018-06-07
    矩阵式 键盘输入 电路

  • EDA“虚拟式”按键输入电路的设计

    【例】 设计一个能产生数字0～9的“虚拟式”按键输入电路的VHDL程序，并使用MAX+pl1s Ⅱ进行仿真。 仿真结杲如图所示。 如图 “虚拟式”按键输入电路XNAJSR的仿真图欢迎转载,信息来自维库电子市场网（www.dzsc.co

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    2018-06-07
    按键 EDA 电路

  • EDA的按键消抖电路设计

    如果使用机械式键盘，由于存在机械触动的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时候也不会马上断开，因而在闭合及断开按键的瞬间均伴随有一连串的抖动，如图所示。抖动时间的长短由按键的机械特

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    2018-06-07
    按键 电路设计 EDA

  • EDA的显示电路的设计

    常用的显示器件有发光二极管、数码管、液晶显示器等，其中最常用的为数码管。数码管显示数据的方式有静态显示和动态显示之分。所谓静态显示，就是将被显示的数据的BCD码通过各自的4～1B显示译码器译码后，分别接到显

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    2018-06-07
    EDA 电路

  • EDA主要软仵、设备及作用

    EDA技术的综合应用设计与开发可能用到的主要开发设计软件、设备及其作用如下： （1）EDA的开发工具软件：目前比较流行的、主流厂家的EDA的软件工具有Altera的MAX+p1us Ⅱ、 Quartus Ⅱ， Lattice的ispDesignExpERT，

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    2018-06-07
    设备 作用 EDA

  • VHDL文本调用方式

    首先进入MAX＋plus II兆功能块定制管理器（如图1所示），并选择生成或修改一个定制的兆功能块（如图2所示）；其次选择定制的功能块名称LPM_FIFO，输出文件的格式VHDL，输出文件的路径及文件名等（如图3所示）；接着

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    2018-06-07
    方式 vhdl 文本

  • EDA的CPLD/FPGA+MCU系统联合调试设备的联接

    CPLD/FPGA＋MCU综合应用系统联合调试设备的联接示意图如图所示。 如图 联接示意图来源:ks990次

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    2018-06-07
    设备 系统 cpld

  • RESULT的VHDL源程序

    边界判断器RESULT模块是数据处理模块PROCESSOR内部的一个子模块，其功能就是根据区分度阈值、四个滤波器的输出及其最大值进行边界的判断。其输入、输出端口如图1所示。 图1 RESULT模块的输入、输出端口图 欢迎转载

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    2018-06-07
    源程序 vhdl result

  • COMPARE的VHDL源程序

    比较器COMPARE模块是数据处理模块PROCESSOR内部的一个子模块，其功能就是根据两个输入参数求出其最大值。其输入、输出端口如图1 所示。 图1 COMPARE的输入、输出端口如图 欢迎转载，信息来源维库电子市场网（www.d

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    2018-06-07
    源程序 vhdl compare

  • 系统的有关仿真/FIFO的仿真

    本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。 （1）仿真激励源：同步时钟CLK，写

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    2018-06-07
    系统 fifo

  • 系统的有关仿真/SIPO的仿真

    （1）激励源：同步时钟及外部输入像素的灰度信息。 （2）期望结果：把串行数据转换为并行数据，而且输出的并行数据必须保持到第三个串行数据输入的时刻以前。 （3）仿真结果及分析：SIPO的仿真结果如图1 所示。由图中

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    2018-06-07
    系统 sipo

  • REFRESH的仿真

    REFRESH模块在系统中的主要作用是实现像素处理窗口的更新。在每一时钟上升沿，并行提供三个输入像素。 （1）激励源：外部时钟CLK及并行像素DATA0、DATA1、DATA2。 （2）期望结果：在每个时钟上升沿到来时，像素窗口最

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    2018-06-07
    refresh

  • FILTER的仿真

    滤波器的本质是实现并行流水加法操作。在调试过程中，为了观察到实际的延时，输出信号直接来自流水加法器的输出，而非流水寄存器输出。所以存在部分毛刺。 （1）激励源：同步时钟（CLK）及并行像素输入（QA，QB，QC，

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    2018-06-07
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