安捷伦(Agilent)科技公司日前宣布推出一款设计流程综合解决方案,其中包括用于射频模块设计的全3D EM仿真功能。这款名为EMDS-for-ADS的全3D电磁(EM)仿真器已被集成到安捷伦的先进设计系统EDA软件平台中,从而无需使用
Altium 进一步加强FPGA支持力度,现可支持 Altera Stratix? III 与 LatticeXP2 系列可编程器件,为电子设计人员开辟了全新的天地,帮助他们充分发挥 FPGA 的功能,能够实时探索全新的设计理念,而且不必在设计过程中
可编程逻辑器件PLD的基本结构如图1所示。由图可见,PLD器件由输入控制电路、与阵列、或阵列及输出控制电路组成。在输人控制电路中,输人信号经过输入缓冲单元产生每个输入变量的原变量和反变量,并作为与阵列的输入项
根据PLD器件的与阵列和或阵列的编程情况及输出形式,可编程逻辑器件通常可分为4类。第一类是与阵 列固定、或阵列可编程的PLD器件,这类PLD器件以可编程只读存储器PROM为代表。可编程只读存储器PROM 是组合逻辑阵列,
一个二进制函数的输出,可以用其输人函数的最小项之和来实现。因此,任一函数的输出就可以用图1所 示的积或两级逻辑电路来实现。这种方法同样适用于多输出的情况,而每个输出是由其自己的积项和来形 成,如图2所示为
由于可编程逻辑器件的阵列结构特点,用以前所习惯的逻辑函数表示方法难以描述其内部电路,因此在 PLD中提出了一些新的逻辑约定。这些逻辑约定使PLD芯片内部的配置和逻辑图一一对应,并能把逻辑图与 真值表密切结合,
PAL器件的构成原理以逻辑函数的最简与或式为主要依据,其基本结构如图1所示。在PAL器件的两个逻辑 阵列中,与阵列可编程,用来产生函数最简与或式中所必需的乘积项。因为它不是全译码结构,所以允许 器件有多个输人端
1.专用输出的基本门阵列结构 专用输出结构如图1所示,组合逻辑宜采用这种结构。图中的输出部分采用或非门,因而也称这种结构为 输出低电平有效。若输出采用或门,则称为高电平有效器件;若将输出部分的或非门改为互
1.基于乘积项的CPLD结构 CPLD的结构是基于乘积项(Product-Term)的,现在以Xilinx公司的XC9500XL系列芯片为例介绍CPLD的 基本结构,如图1所示,其他型号CPLD的结构与此非常类似。 CPLD可分为3部分:功能模块(Fun
常用CPLD芯片有:Xilinx公司的XC9500/XL/XV系列,低功耗的CoolRunner系列;Altera的低成本MAX3000/A系列,高性能MAX7000S/AE/B系列。 下面以Xilinx的XC9500XL系列CPLD为例来说明该类器件的命名规则,如图1所示。在第
1.查找表的结构奸原理 采用查找表(Look-Up-Table)结构的PLD芯片称为FPGA,查找表简称为LUT,LUT本质上就是一个RAM。 目前FPGA中多使用4输人的LUT,所以每一个LUT可以看成一个有4位地址线的16×1的RAM。当用户通过
常用FPGA芯片有:Xilinx的低成本Spartan3 E/A/AN/ADSP系列,高性能Virtex-II Pro/Virtex-4/Virtex-5系列等;Altera的Cyclone III/II系列,Stratix III/IIGX系列及Atria OX系列等; Actel公司带模拟前端器件的Fusi。
实现PLD器件功能最关键的技术是计算机辅助设计(CAD)。CAD技术和设计软件及开发环境对于 CPLD/FPGA的设计至关重要,尤其是FPGA器件更依赖于开发软件,CPLD/FPGA器件厂商都推出了自己的集成 开发环境(IDE),Xilinx
CPLD和FPGA都支持边界扫描(JTAG)模式,JTAG端口用于边界扫描测试、器件配置、应用诊断等,符合IEEE 1532/IEEE 1149,1规范。每个CPLD/FPGA器件都有专用的JTAG端口,JTAG端口有4个引脚,具体描述见表1。 通过JTAG下
整流部分的仿真结果如图1:图中正弦信号是9l5MHz交流高频信号号另一信号是经过二极管桥式整流电路 后输出的全波整流波形。 滤波稳压部分的仿真结果如图2:图中正弦信号是915MHz交流高频信号;另一线的信号是经过二极