分频器
-
一款简单的分频器电路图
如下图所示的是一款简单的分频器电路图。其中L1与C1组成的低通滤波器将200-54的分频点选在1.5kHz,这里将它的分频点适当提高，主要是单元特性好，更重要是音频的功率多半都集中在中低频，适当提高低频单元的截止频率
-
X波段频率合成器设计
1 引言 随着现代通信技术的不断发展，对频率源的要求越来越高。一方面，由于通信容量的迅速扩大，使得通信频谱不断向高端扩展;另一方面，由于频谱资源的相对匮乏，必
-
由LM567及MP1826构成精密定时器电路
由LM567及MP1826构成精密定时器电路
-
分频器的第二种电路模式
分频器的第二种电路模式
-
程控分频器（除法计数器）电路（n=114616）
程控分频器（除法计数器）电路（n=114616）
-
分频比可调的分频器电路
分频比可调的分频器电路
-
由4个T触发器构成的计数器
由4个T触发器构成的计数器
-
采用C-MOS IC 的计数分频器电路
采用C-MOS IC 的计数分频器电路
-
基于CPLD/FPGA的多功能分频器的设计与实现
引言分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50%的应用场合却往往不能满足要求。硬件工程
-
基于CPLD/FPGA的半整数分频器的设计实例
1引言CPLD(ComplexprogrammableLogicDevice，复杂可编程逻辑器件)和FPGA(FieldprogrammableGatesArray，现场可编程门阵列)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件基础上发展起来的。同以往的PAL、GAL相比，
-
PWM定时器
S3C2410共有5个定时器其中0、1、2、3有PWM功能，都有一个输出引脚，可以通过定时器来控制引脚周期性的高、低电平变化;定时器没有输出引脚;一、定时器的时钟源定时部件的时钟源为PCLK，首先通过两个8位预分频器降低频
-
基于FPGA的通用数控分频器的设计与实现
本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上通过VHDL文本输入和原理图输入相结合的方式，编程给出了仿真结果。最后通过对各种分频的分析，利用层次化设计思想，综合设计出了一种基于FPGA的通用数控分频器，通过对可控端口的调节就能够实现不同倍数及占空比的分频器。
-
556组成的4h定时电路
556组成的4h定时电路
-
分频器线路图
分频器线路图
-
三阶有源滤波器
三阶有源滤波器
-
二阶有源滤波器
二阶有源滤波器
-
阻抗补偿电路
阻抗补偿电路
-
发烧三板斧HI-FI
发烧三板斧HI-FI
-
两种有源二分频功放电路01
两种有源二分频功放电路01
-
高品质立体声HI-FI组合放大器06
高品质立体声HI-FI组合放大器06
