分频器

556组成的4h定时电路图

　　如图是由556双时基电路组成的长达4h定时电路。在556双时基电路中间接入N8281分频器网络，不必用大体积电容器，即可得到相当长的时间延时。第一个l／2(556)以振荡器的方式工作，其周期为l／f。振荡器的输出加到N分

556组成的4h定时电路图

如图是由556双时基电路组成的长达4h定时电路。在556双时基电路中间接入N8281分频器网络，不必用大体积电容器，即可得到相当长的时间延时。第一个l／2(556)以振荡器的方式工作，其周期为l／f。振荡器的输出加到N分频器

488kHz信号发生器与分频器电路图

晶体振荡器与分频器电路图

晶体振荡器与分频器(74LS04)电路图

晶体振荡器与分频器(74LS04)电路图:

1488kHz信号发生器与分频器电路图

1488kHz主振器用石英晶体谐振器稳频，其输出由分频器进行分频，而得到4kHz、12kHz、124kHz三种不同的方波信号输出。电路如图所示。三极管VTl、VT2、VT4、VT6：3DG6C、β=50～85，VT3：3CG3D、β=50～85，VT5：3DGl30

PVDF心音脉搏测量电路

图所示为PVDF心音脉搏测量电路。该测量电路由单稳态振荡器(4538)、分频器(4024)、脉冲发生器(ICM7555)、计数器(4040)、锁存器(74HC513)、存储器(ROM)、七段锁存驱动器(7511)、七段数码发光管等组成。图(a)为PVDF心音

基于锁相环的频率合成器的设计

随着现代电子技术的发展，具有高稳定性和准确度的频率源已经成为通信、雷达、仪器仪表、高速计算机及导航系统的主要组成部分。高性能的频率源可通过频率合成技术获得。

基于FPGA的多种分频设计与实现

分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计

基于VHDL实现的十六路彩灯控制系统

本文介绍应用美国ALTERA公司的MAX+PLUSⅡ平台，使用VHDL硬件描述语言实现的十六路彩灯控制系统。

基于MSP430F449的数字频率计设计

本文主要介绍了MSP430F449单片机的性能特点，结合前置双模分频器SAB6456A和高速数字分频器74HC390的典型应用。

基于MSP430F449的数字频率计设计

本文主要介绍了MSP430F449单片机的性能特点，结合前置双模分频器SAB6456A和高速数字分频器74HC390的典型应用。

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较．在此基础上设计一种采用TSPC（truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路。

基于FPGA的多种形式分频的设计与实现

本文通过在QuartursⅡ开发平台下，一种能够实现等占空比、非等占空比整数分频及半整数分频的通用分频器的FPGA设计与实现，介绍了利用VHDL硬件描述语言输入方式，设计数字电路的过程。

基于CPLD/FPGA的半整数分频器的设计

简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器的设计为例，介绍了在MAX+plus II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。