VHDL

基于FPGA和VHDL的USB2.0控制器设计

VHDL设计电路优化问题

VHDL设计中电路优化问题

基于VHDL的异步串行通信电路设计

基于VHDL语言的卷积码和Viterbi译码的实现

VHDL语言中信号的不同形式设置

总线控制逻辑的VHDL设计仿真与测试

　　计算机系统是由许多具有独立功能的模块互相连接而成的。随着计算机的不断发展和广泛应用，各生产厂商除了向用户提供整套系统外，还设计和提供各种功能的插件模块，让用户根据自己的需要构成自己的应

VHDL编码风格

1. 在不是不得以的情况的话，不是用异步设计。而应该使用同步设计。2. 分割模块把一个设计分割为几个易于管理的块，有利于团队工作。如果只有一个主要功能模块则分为几个子模块。遵循SPEC分割。3. 复位要对DFF和LATC

VHDL设计中电路简化问题的探讨

近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的ＶＨＤＬ设计方法正越来越广泛地被采用。但是ＶＨＤＬ设计是行为

一种用VHDL语言实现的帧同步算法

在数字通信网中，为了扩大传输容量，提高信道利用率，常常需要把若干个低速数字信号合并成一个高速数字信号，然后通过高速信道传输，数字复接就是实现这种数字信号合并的专门技术。数字复接把低速数字信号合并为高速

基于VHDL语言的IP核验证

引言 在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能对IP核进行

异步FIFO的VHDL设计

FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（

VHDL文本调用方式

首先进入MAX＋plus II兆功能块定制管理器（如图1所示），并选择生成或修改一个定制的兆功能块（如图2所示）；其次选择定制的功能块名称LPM_FIFO，输出文件的格式VHDL，输出文件的路径及文件名等（如图3所示）；接着

RESULT的VHDL源程序

边界判断器RESULT模块是数据处理模块PROCESSOR内部的一个子模块，其功能就是根据区分度阈值、四个滤波器的输出及其最大值进行边界的判断。其输入、输出端口如图1所示。 图1 RESULT模块的输入、输出端口图 欢迎转载

COMPARE的VHDL源程序

比较器COMPARE模块是数据处理模块PROCESSOR内部的一个子模块，其功能就是根据两个输入参数求出其最大值。其输入、输出端口如图1 所示。 图1 COMPARE的输入、输出端口如图 欢迎转载，信息来源维库电子市场网（www.d

FPGA的VHDL源程序

欢迎转载,信息来自维库电子市场网（www.dzsc.com）来源:ks990次

基于VHDL语言的IP核验证设计

引言 代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 代码覆盖率分析．研究仿真中的测试矢量是否足够； 设计性能和面积分析．在设计逻辑综合过程中分

VHDL数据对象及各种数据

——存放各种类型数据的容器，包括变量、常量和信号 1. 变量（VARIABLE） 规则：只能在进程（PROCESS）、函数（FUNCTION）和过程（PROCEDURE）中说明和使用的局域量 定义格式： VARIABLE 变量名：数据类型{：=初始值

VHDL

1 引 言 EDA是现代电子系统设计的关键技术。硬件描述语言VHDL以其“代码复用”(code re-use)远高于传统的原理图输入法等诸多优点，逐渐成为EDA技术中主要的输入工具。然而，基于IEEE VHDL Std 1076-1993标准的VHDL只

VHDL设计中信号与变量问题的研究

摘 要：　在设计过程中，如果信号和变量的定义不合适的话，设计结果完全不一样，因此在设计过程中需要谨慎使用信号和变量。 在VHDL程序设计中，可以充分利用信号或变量的系统默认值，来灵活实现设计目标。本文从应用