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基于FPGA 与VHDL 的微型打印机的驱动设计
摘 要：为了取代传统利用单片机驱动微型打印机，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 设计驱动打印机的硬件控制电路，并正确控制微型打印机的工作时序。软件使用硬件描述语言VH DL 实现对微型打印机的时序控
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基于FPGA 与VHDL 的微型打印机的驱动设计
摘 要：为了取代传统利用单片机驱动微型打印机，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 设计驱动打印机的硬件控制电路，并正确控制微型打印机的工作时序。软件使用硬件描述语言VH DL 实现对微型打印机的时序控
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基于FPGA与VHDL的微型打印机的驱动设计
摘要：为了取代传统利用单片机驱动微型打印机，使用Altera公司的FPGA芯片EP3C225Q240C8N设计驱动打印机的硬件控制电路，并正确控制微型打印机的工作时序。软件使用硬件描述语言VHDL实现对微型打印机的时序控制，并通
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基于FPGA与VHDL的微型打印机的驱动设计
摘要：为了取代传统利用单片机驱动微型打印机，使用Altera公司的FPGA芯片EP3C225Q240C8N设计驱动打印机的硬件控制电路，并正确控制微型打印机的工作时序。软件使用硬件描述语言VHDL实现对微型打印机的时序控制，并通
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基于VHDL和FPGA的非对称同步FIFO设计实现
基于VHDL和FPGA的非对称同步FIFO设计实现
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基于VHDL的2FSK调制解调器设计
摘要：在数字通信系统中，数字调制与解调技术占有非常重要的地位。文中介绍了FSK调制解调的基本原理，用VHDL语言实现了2FSK调制解调器的设计，整个系统设计在MAX+plusII开发平台上进行编译仿真，最后在EPM7032LC44-1
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Verilog HDL与VHDL及FPGA的比较分析
Verilog HDL 优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。 缺点：很多错误在编译的时候不能被发现。 VHDL 优点：语法严谨，层次结构清晰。 缺点：熟悉时间长，不够灵
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Verilog HDL与VHDL及FPGA的比较分析
Verilog HDL与VHDL及FPGA的比较分析
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自动售货机控制模块 VHDL 程序设计及 FPGA 实现
本文采用VHDL作为工具描述了自动售货机控制模块的逻辑控制电路，并在FPGA上实现。该自动售货机能够根据投入硬币额度，按预定的要求在投入硬币大于规定值时送出饮料并找零。
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基于VHDL的矩阵键盘及显示电路设计
为了有效防止机械式键盘按键抖动带来的数据错误，这里在QuartusⅡ开发环境下，采用VHDL语言设计了一种能够将机械式4×4矩阵键盘的按键值依次显示到8个7段数码管上的矩阵键盘及显示电路。仿真结果表明，所设计的矩阵键盘及显示电路成功地实现了按键防抖和按键数据的准确显示。以ACEXlK系列EPlK30QC208芯片为硬件环境，验证了各项设计功能的正确性。
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基于VHDL和FPGA的多种分频的实现方法
基于VHDL和FPGA的多种分频的实现方法
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基于VHDL的16路可调速彩灯控制器设计
彩灯作为一种常见的装饰，在生活中应用广泛。为了使彩灯变得更加绚丽多彩，这里在QuartusⅡ开发环境下，用VIIDL语言设计了一种可用于控制16路彩灯，具有4种彩灯变换模式，且变换速度可调的彩灯控制器。仿真结果表明，所设计的彩灯控制器成功地实现了4种变换模式的循环和各种变换速度的调节。最后，以ACEXlK系列EPlK30QC208芯片为硬件环境，验证了各项设计功能的正确性。
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基于VHDL的16路可调速彩灯控制器设计
彩灯作为一种常见的装饰，在生活中应用广泛。为了使彩灯变得更加绚丽多彩，这里在QuartusⅡ开发环境下，用VIIDL语言设计了一种可用于控制16路彩灯，具有4种彩灯变换模式，且变换速度可调的彩灯控制器。仿真结果表明，所设计的彩灯控制器成功地实现了4种变换模式的循环和各种变换速度的调节。最后，以ACEXlK系列EPlK30QC208芯片为硬件环境，验证了各项设计功能的正确性。
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基于VHDL和发接复用器的SDH系统设计及FPGA仿真
基于VHDL和发接复用器的SDH系统设计及FPGA仿真
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基于VHDL的线性分组码编译码器设计
数字信号在传输过程中受到干扰的影响，降低了其传输的可靠性，线性分组码作为一种常用的信道编码，在通信传输系统中应用广泛。在对线性分组码的编译码规则研究基础上，讨论了生成矩阵、监督矩阵与错误图样集之间的关系，在Max+PlusⅡ开发环境中，用VHDL语言设计线性分组码编译码器，对其各项设计功能进行了仿真和验证。结果表明，该设计正确，其功能符合线性分组码编译码器的要求。
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采用EP1C6Q240C8和VHDL的定时器的设计
本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。本设计采用逐位设定预置时间，其最长时间设定可长达99小
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采用EP1C6Q240C8和VHDL的定时器的设计
本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。本设计采用逐位设定预置时间，其最长时间设定可长达99小
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在FPGA设计中使用Precision RTL 综合实例
在FPGA设计中使用Precision RTL 综合实例
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基于VHDL的99小时定时器设计及实现
传统的定时器硬件连接比较复杂，可靠性差，而且计时时间短，难以满足需要。本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。本设计采用逐位设定预置时间，其最长时间设定可长达99小时59分59秒。完全可以满足用户的需要，使用也更为方便。
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基于VHDL的99小时定时器设计及实现
传统的定时器硬件连接比较复杂，可靠性差，而且计时时间短，难以满足需要。本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。本设计采用逐位设定预置时间，其最长时间设定可长达99小时59分59秒。完全可以满足用户的需要，使用也更为方便。
