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Cadence推出业界首款PCI Express 5.0验证IP 现可供货
Cadence验证IP与TripleCheck技术推动服务器和存储应用可早期采纳下一代PCIe标准21IC讯 楷登电子(美国Cadence 公司)今日宣布，业界首款支持全新 PCI Express ® (PCIe®)5.0 架构的验证 IP(VIP)正式可用。结合
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Cadence PCB设计解决方案
复杂的物理和电气规则，高密度的元器件布局，以及更高的高速技术要求，这一切都增加了当今PCB设计的复杂性，不管是在设计过程的哪一个阶段，设计师都需要能够轻松地定义，管理和确认简单的物理/间距规则，以及至关重要的高速信号，同时，他们还要确保最终的PCB满足传统制造以及测试规格所能达到的性能目标。
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Cadence落户南京市浦口区,成为继引进台积电后的又一龙头项目
电子设计自动化(EDA)与半导体知识产权(IP)的领先供应商美国楷登电子(Cadence)与南京市浦口区人民政府正式签署战略合作备忘录以及投资协议。据悉，Cadence 项目是南京市浦口区继引进台积电之后在集成电路设计领域引进的又一个龙头性项目，历经两年的洽谈，在多方的共同努力下，今天终于签约落地。
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Cadence携手Arm交付首个基于低功耗、高性能Arm服务器的SoC验证解决方案
楷登电子(美国Cadence 公司 NASDAQ：CDNS)今日与Arm联合发布基于Arm® 服务器的Xcelium™ 并行逻辑仿真平台，这是电子行业内首个低功耗高性能的仿真解决方案。
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Cadence携手Arm交付首个基于低功耗、高性能Arm服务器的SoC验证解决方案
在芯片制造之前， SoC芯片功能正确性验证占用了整个项目70%的EDA软件使用资源，这一需求促进了数据中心的增长。运行于ARM服务器的Xcelium仿真可带来功耗显著降低和仿真容量的显著提升，可执行高吞吐和长周期测试，缩减了整个SoC验证的时间和成本。
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Xilinx/Arm/Cadence和台积公司推出首款采用7纳米工艺的CCIX芯片
赛灵思、Arm、Cadence和台积公司今日宣布一项合作，将共同构建首款基于台积7纳米FinFET工艺的支持芯片间缓存一致性(CCIX)的加速器测试芯片，并计划在2018年交付。这一测试芯片旨在从硅芯片层面证明CCIX能够支持多核高性能Arm CPU和FPGA加速器实现一致性互联。
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Xilinx、Arm、Cadence和台积公司共同宣布全球首款采用7纳米工艺的CCIX测试芯片
2017年9月11日，中国上海—赛灵思、Arm、Cadence和台积公司今日宣布一项合作，将共同构建首款基于台积7纳米FinFET工艺的支持芯片间缓存一致性(CCIX)的加速器测试芯片，并计划在2018年交付。这一测试芯片旨在从硅芯片层面证明CCIX能够支持多核高性能Arm CPU和FPGA加速器实现一致性互联。
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Cadence优化全流程数字与签核及验证套装
楷登电子宣布，其全流程数字签核工具和Cadence 验证套装的优化工作已经发布，支持最新Arm Cortex-A75和Cortex-A55 CP，基于Arm DynamIQ技术的设计，及Arm Mali-G72 GPU，可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为加速针对Arm最新处理器的设计，Cadence为Cortex-A75和Cortex-A55 CPU量身开发全新7nm快速应用工具(RAK)，包括可实现CPU间互联和3级缓存共享的DynamIQ共享单元(DSU)，以及专为Mali
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Cadence优化全流程数字与签核及验证套装，支持Arm Cortex-A75、Cortex-A55 CPU及Arm Mali-G72 GPU
楷登电子(美国Cadence公司，NASDAQ: CDNS)今日宣布，其全流程数字签核工具和Cadence®验证套装的优化工作已经发布，支持最新Arm® Cortex®-A75和Cortex-A55 CP，基于Arm DynamIQ™技术的设计，及Arm Mali™-G72 GPU，可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为
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千人盛会开幕，2017 Cadence全球用户大会 CDNLive登陆上海
楷登电子(美国Cadence公司)宣布即将于8月22日(星期二)在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2017。以“联结，分享，启发!”为主题的CDNLive大会将集聚超过1000位IC行业从业者，包括IC设计工程师、系统开发者与业界专家，将分享重要半导体设计领域的解决方案和成功经验，让参与者获得知识、灵感与动力，并为实现高阶半导体芯片、SoC设计和系统挑战提供解决方案。
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EDA的低功耗游戏
随着芯片设计转移到90nm和65nm，芯片制造商面临着新的挑战包括温度、稳定性及电源可靠性或电源效率的差异性等方面的挑战。业界试图通过几种途径努力来解决这些问题。这些努力之一就是PFI(电源前向初始化)，由EDA 市场领袖Cadence 设计系统公司开始，通过通用的电源格式(UPF)进一步促进Accellera产业标准体系的加速形成。
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Cadence推出针对最新移动和家庭娱乐应用的Tensilica HiFi 3z DSP架构
楷登电子近日宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 。其应用包括智能手机、增强现实(AR)/ 3D眼镜、数字电视和机顶盒(STB)等。比较在业界音频DSP内核发货量站主导地位的前一代产品HiFi 3 DSP ，新的HiFi 3z架构将可提供超过1.3倍的更强语音和音频处理性能。
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Cadence推出针对最新移动和家庭娱乐应用的Tensilica HiFi 3z DSP架构
楷登电子(美国 Cadence 公司)今天宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 。其应用包括智能手机、增强现实(AR)/ 3D眼镜、数字电视和机顶盒(ST
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Cadence针对Palladium Z1仿真平台发布VirtualBridge适配器，软件初启时间最高可缩短三个月
楷登电子(美国Cadence公司，NASDAQ: CDNS)今日正式发布全新VirtualBridge™适配器。较传统RTL仿真，基于虚拟仿真技术的VirtualBridge™适配器可以加速硅前验证阶段的软件初启。
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全新Cadence Virtuoso系统设计平台帮助实现IC、封装和电路板无缝集成的设计流程
该解决方案结合Virtuoso平台与Allegro及Sigrity技术，进一步简化设计流程，大幅提高设计效率，缩短设计周期
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Cadence扩展JasperGold平台用于高级形式化RTL签核
JasperGold形式验证平台新应用Superlint和Clock Domain Crossing助逻辑设计人员将IP开发时间缩短四周楷登电子(美国Cadence公司)今日正式发布JasperGold® 形式验证平台扩展版，引入高级形式化验证技术的JasperGol
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Cadence数字、签核与定制／模拟工具助力实现三星7LPP和8LPP工艺技术
楷登电子(美国 Cadence 公司) 今日宣布其数字、签核与定制/模拟工具成功在三星电子公司7LPP和8LPP工艺技术上实现。较前代高阶工艺节点FinFET技术，7LPP和8LPP工艺技术不仅进一步优化了功耗、性能和面积特性，扩展能
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Cadence发布业界首款面向汽车、监控、无人机和移动市场的神经网络DSP IP
2017年5月4日，中国上海——楷登电子今日正式公布业界首款独立完整的神经网络DSP —Cadence® Tensilica® Vision C5 DSP，面向对神经网络计算能力有极高要求的视觉设备、雷达/光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用，Vision C5 DSP 1TMAC/s的计算能力完全能够胜任所有神经网络的计算任务。如需了解更多内容，请参访www.cadence.com/go/visionc5。
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Cadence发布业界首款面向汽车、监控、无人机和移动市场的神经网络DSP IP
内容提要：·完整独立的DSP核心，全面支持各级神经网络层·芯片面积不到1mm2，计算速度可达每秒1 TeraMAC (TMAC)·通用的可编程解决方案，为未来而生，
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应用Cadence Protium S1，晶晨半导体大幅缩短多媒体SoC软硬件集成时间
楷登电子(美国 Cadence 公司)今日宣布，凭借Cadence® ProtiumÔ S1 FPGA原型验证平台，晶晨半导体(Amlogic)成功缩短其多媒体系统级芯片(SoC)设计的上市时间。基于Protium S1平台，晶晨加速实现了软/硬件
