PLL
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一种基于DDS和PLL技术本振源的设计与实现
现代频率合成技术正朝着高性能、小型化的方向发展，应用最为广泛的是直接数字式频率合成器(DDS)和锁相式频率合成器(PLL)。介绍直接数字频率合成器和锁相环频率合成器的基本原理，简述用直接数字频率合成器(AD9954)和锁相环频率合成器(ADF4112)所设计的本振源的实现方案，重点阐述了系统的硬件实现，包括系统原理、主要电路单元设计等，并且对系统的相位噪声和杂散性能做了简要分析，最后给出了系统测试结果。
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基于DDS驱动PLL结构的宽带频率合成器设计
摘 要：结合数字式频率合成器(DDs)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果
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锁相环在矩阵变换器中的应用
矩阵交换器的电气性能十分理想。它具有输出频率不受电网频率限制等诸多优点。在矩阵变换器实现中的关键环节是获取电网电压相位。在电网平衡时传统矩阵变换器是基于过零点检测进行相位获取。随着配电网中各种电力电子设备的增加，电网遭到严重污染，并且随时可能发生波动。这种非理想条件下，锁相环便成为解决问题的有效途径。
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全数字锁相环的设计及分析
1 引 言 锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电
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基于FPGA的全数字锁相环的设计
简单介绍了全数字锁相环(ADPLL)的结构和工作原理，提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法，并给出了部分verilog HDL设计程序的代码和仿真波形。
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基于FPGA的全数字锁相环的设计
基于FPGA的全数字锁相环的设计
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PLL调频解调器(4046)
如图所示电路采用4046 PLL器件构成调频解调电路，中频FM输入信号通过电路解调输出低频信号。
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NE561B构成的双边带调制解调器
如图所示为由NE561B构成的双边带调制解调电路。该电路输入调制信号的载波频率f0=1MHz。AM调制信号加在乘法器输入端的同时，也通过Rv1、CY1、RY2和CY2加到相位检波电路上，并把PLL的VCO的频率锁定在f0上。 function
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PLL调频解调器(LM565CN、RC4558DN)
如图所示电路采用LM565CN构成10kHz±3kHz的调频解调电路。将V1和V2的差分解调输出用图(b)的A1差分放大器进行电平位移并放大，再由A2构成的有源LPF滤除20kHz的脉动分量。 function resizeImage(evt,obj){ newX=evt.
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PLL调频解调器(4046)
如图所示电路采用4046 PLL器件构成调频解调电路，中频FM输入信号通过电路解调输出低频信号。 function resizeImage(evt,obj){ newX=evt.x; newY=evt.y; obj.width=newX; obj.height=newY; }
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由NE561B构成的双边带调制解调器
如图所示为由NE561B构成的双边带调制解调电路。该电路输入调制信号的载波频率f0=1MHz。AM调制信号加在乘法器输入端的同时，也通过Rv1、CY1、RY2和CY2加到相位检波电路上，并把PLL的VCO的频率锁定在f0上。 function
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PLL调频解调器(LM565CN、RC4558DN)
如图所示电路采用LM565CN构成10kHz±3kHz的调频解调电路。将V1和V2的差分解调输出用图(b)的A1差分放大器进行电平位移并放大，再由A2构成的有源LPF滤除20kHz的脉动分量。 function resizeImage(evt,obj){ newX=
