PLL

采用CSMC工艺的零延时缓冲器的PLL设计

1 引言　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小时

CIS时基运算

WaveExpert CIS时基的最大记录长度是512 MS，采样率几乎是固定的10 MS/s。时基没有被触发，但要求与输入波形同步的外部时钟。必须把125 MHz到13.5 GHz的时钟频率连接到预定标器输入上，把62.5 MHz到125 MHz的时钟频率

遥控门禁(RKE)系统的设计要求

遥控门禁(RKE)系统已经备受用户的青睐，北美80%以上、欧洲70%以上的新车均安装了RKE系统。除了显而易见的便捷性，RKE用于开启汽车制动装置的技术还具有防盗作用。欧洲汽车生产厂商与保险公司合作，要求购置汽车保险时

ADI推出PLL频率合成器ADF4159

21ic讯 Analog Devices, Inc.最近推出业界性能最高的ADF4159 13 GHz PLL频率合成器。ADF4159实现了突破性的110 MHz鉴频鉴相器工作频率，同时功耗低于100 mW，仅为竞争解决方案的五分之一。此外，ADF4159包含25位固定

基于DDS+PLL的跳频信号源的设计

航空通信设备包括短波通信、超短波通信设备，短波、超短波通信设备又分为常规通信方式和跳频通信方式，跳频通信因具有抗干扰性强、抗侦测能力好、频谱利用率高和易于实现码分多址等优点被称为无线电通信的“杀手

用三只IC建立一个数字PLL

本设计思想中的简单电路给出了一个传统模拟锁相环的基础特性，但电路中除了基准振荡器以外，没有其它的模拟元件。虽然其它可用的数字PLL，包括那些采用加/减计数器的数字PLL，但本文这个更简单也更灵活。此电路最早在

PLL-VCO制作方法介绍

在此说明以晶体振荡器做为基准振荡器，将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。 此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10

PLL-VCO制作方法介绍

在此说明以晶体振荡器做为基准振荡器，将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。 此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10

以频域时钟抖动分析加快设计验证流程

由于数据率的提升，对时钟抖动分析的需求也随之水涨船高。在高速串行数据链接中，时钟抖动会影响发射器、传输线路、及接收器中的数据抖动。时钟质量保证的测量也在发展。其强调的是，就位错误率而言，建立时钟效能与

以频域时钟抖动分析加快设计验证流程

由于数据率的提升，对时钟抖动分析的需求也随之水涨船高。在高速串行数据链接中，时钟抖动会影响发射器、传输线路、及接收器中的数据抖动。时钟质量保证的测量也在发展。其强调的是，就位错误率而言，建立时钟效能与

将高性能RF信号链集成至更小空间

空间！有待探索的最后一片疆域,将高性能RF信号链集成至更小空间的解决方案是行业需求也是未来趋势。日趋小巧紧凑的设备在实验室里有一台Rohde & Schwarz FSIQ频谱分析仪，它的一侧贴着一个标签：“两人抬&rdquo

采用PLL的IC的频率N（1~10）倍增电路介绍

电路的功能很多电路都要求把频率准确地倍增，使用PLL电路可很容易组成满足这种要求的电路。例如主振频率为1KHZ，若使用倍增器内插10个脉冲，可变成10KHZ的脉冲信号。在VCO中，即使主振频率发生变化，也能获得跟踪主振

PLL技术简介及其在合成频率源中的应用

1 引言　　频率源是现代射频和微波电子系统的心脏,其性能直接影响整个电子系统的功能，成为非常重要的部件。　　频率源分为二大类：自激振荡源和合成频率源。常见的自激振荡源有晶体振荡器、腔体振荡器、介质振荡器、

基于可编程展频时钟生成器的降低EMI干扰技术介绍

电磁干扰(EMI)是一种会通过导致意外响应或完全工作实效从而影响电气/电子设备性能的能量。　　EMI是由辐射电磁场或者感应电压和电流产生的。当前高速数字系统中的高时钟频率和短边率也会导致EMI问题。　　传导和发射

实现低相位噪声及高速频率切换的共存

接收机质量和测试仪速度的提高对信号发生器性能提出了更为严苛的要求。随着频谱日益拥挤，通信行业必须开发新的调制技术，提高组件测试速度和性能及生产能力。因此，现在比以往更加需要经济高效的高质量信号源解决方

利用低噪声LDO调节器ADP150为ADF4350 PLL和VCO供电

电路功能与优势本电路利用低噪声、低压差(LDO)线性调节器为宽带集成PLL和VCO供电。宽带压控振荡器(VCO)可能对电源噪声较为敏感，因此，为实现最佳性能，建议使用超低噪声调节器。图1所示电路使用完全集成的小数N分

Cosmic Circuits宣布经硅验证的PLL组合

Cosmic Circuits，领先的差异化模拟和混合信号IP核提供商，今日宣布其PLL在多个工艺技术节点下经过硅验证。Cosmic Circuits提供纳米技术节点差异化模拟IP核的广泛组合，其范围覆盖数模转换器、用于无线和音频的模拟前

ADI公司推出新款高性能PLL频率合成器

21ic讯 Analog Devices, Inc. (ADI)，最近推出两款新的 PLL 频率合成器 ADF4151 和 ADF4196 ，这些器件能够提供最大的灵活性和最佳的相位噪声性能，可简化多种应用的设计，包括通信基础设施基站、脉冲和多普勒雷达应

鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响

该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中，通过产生具有最小脉宽的鉴相输出脉冲，可以减轻PLL的死区效应和相关的锁相环抖动。锁相环广泛用于电信行业，

直流电机的PLL控制（一）